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An integrated capacitor-less LDO with transient and stability enhancement 과도 및 안정성 향상 기능을 갖춘 통합 커패시터 없는 LDO

Yafei Xie, Xiaowu Cai, Yu Lu, Jianying Dang, Longli Pan, Mali Gao, Lei Wang, Bo Li

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요약 :

활성 커패시터와 동적으로 바이어스된 버퍼를 추가하여 과도 및 안정성 향상을 달성하는 새로운 커패시터 없는 저드롭아웃 레귤레이터(CL-LDO)가 제시됩니다. 과도 응답을 향상시키기 위해 능동 커패시터가 제안되어 오버슈트, 언더슈트 및 정착 시간이 크게 감소됩니다. 또한 super-gm 소스 팔로워로 구성된 동적 바이어스 버퍼는 루프 안정성을 효과적으로 향상시킵니다. 0.18μm SOI BCD 기술로 구현 및 제작된 CL-LDO는 1.8~2.8V의 입력 전압 범위에서 3.8V의 안정적인 출력 전압을 생성하며 최대 부하 전류는 100mA, 대기 전류는 94μA입니다. 부하 전류가 0mA에서 100mA로 단계적으로 변할 때 측정된 오버슈트와 언더슈트 결과는 각각 240mV와 110mV입니다. 제안된 CL-LDO는 0.94mV/V의 우수한 라인 레귤레이션과 12.66mV/A의 부하 레귤레이션을 갖는다.

발행
IEICE TRANSACTIONS on elex Volume.21 Issue.9 Pages.20240199
발행일
2024/05/10
공개일
DOI
10.1587/elex.21.20240199
원고의 종류
LETTER

1. 서론

PMIC(전력 관리 집적 회로)는 현대 전자 제품, 특히 저전력 및 고집적 애플리케이션의 필수 구성 요소입니다[1]-[3]. LDO(저드롭아웃 조정기)는 작은 크기, 통합 용이성, 낮은 전원 공급 장치 리플 및 빠른 과도 응답으로 인해 널리 사용되는 온칩 전력 제어 유형입니다[3]-[6]. 대형 오프칩 커패시터의 필요성을 제거함으로써(~\(\mu\)F), 커패시터 없는 LDO(CL-LDO)는 칩 및 PCB 면적뿐만 아니라 부품 비용도 줄인다[3], [7]. 그럼에도 불구하고 CL-LDO의 가장 중요한 설계 요소 중 두 가지는 루프 안정성과 부하 과도 성능으로 간주됩니다[6]-[9]. 안정성 문제를 해결하려면 CL-LDO의 위상을 기존 LDO의 출력에서 ​​발견된 우세 극과 비교하여 보상해야 합니다. 또한, 높은 전력 효율에 필요한 낮은 대기 전류와 전력 트랜지스터의 큰 게이트 기생 용량은 부하 과도 성능 저하를 초래합니다[4]-[6].

과거에도 LDO 성능을 향상시키기 위한 많은 연구가 진행되어 왔다. 기사 [10]에서는 복잡한 극점 피킹 및 증가를 줄이기 위해 11단계 증폭기의 출력과 LDO 출력 사이에 능동 피드백 루프와 빠른 피드포워드 루프를 설정하여 슬루율이 향상된 능동 피드백 LDO 조정기를 설정했습니다. 안정. 슬루율 향상 회로[12]를 갖춘 클래스 AB 증폭기는 과도 성능을 향상시키는 데 사용됩니다. 안정성을 높이기 위해 새로운 푸시-풀 복합 전력 트랜지스터 구조가 [13]에 제시되었습니다. 비우세 극은 더 높은 주파수로 푸시되고 전력 트랜지스터 게이트의 슬루율 제한은 크게 개선됩니다. 하지만 회선 규제에는 아직 개선의 여지가 남아 있다. 또한 의사 차동 기술[14], 능동 밀러 보상[15] 등과 같은 많은 새로운 보상이 채택되었습니다. 버퍼 임피던스 감쇠[16], 뒤집힌 전압 팔로워[18]-[19], 전류 모드 피드백 버퍼[20] 외에도 [21]에서 제안된 LDO는 정전류 소스 대신 동적 전류 소스를 사용하여 설계합니다. 높은 임피던스 부하에서 안정성을 유지하기 위한 피드포워드 경로입니다. CL-LDO의 출력에 위치한 전류 미러 기반 활성 커패시터 구조[22], [XNUMX]는 포지티브 및 네거티브 출력 변화를 모두 감지하고 광범위한 부하 커패시턴스에 걸쳐 LDO를 안정화하는 데 사용됩니다.

본 논문에서는 활성 커패시터와 동적 바이어스 피드백을 갖춘 버퍼를 갖춘 커패시터 없는 저드롭아웃 레귤레이터(CL-LDO)를 제안합니다. 본 논문은 다음과 같이 구성된다. 2장에서는 구현을 제시하고, 3장에서는 안정성 분석을 제시한다. 4. 5장에서는 실험 결과와 논의를 제시한다. 마지막으로 결론은 Sec. XNUMX.

2. 시스템 아키텍처 및 구현

제안된 CL-LDO의 블록 다이어그램은 그림 1에 나와 있으며 그림 2는 CL-LDO의 구현을 보여줍니다. 그림 2에는 인에이블 회로, 밴드갭, EA, 버퍼, 액티브 커패시터 회로 외에 스타트업 회로에 대한 자세한 표현은 없다. 밀러 보상은 저항기에 의해 형성됩니다. \(R_C\) 그리고 커패시터 \(C_C\) 다양한 로드 케이스에서 제안된 CL-LDO를 안정화합니다. LDO가 올바르게 작동하려면 적절한 바이어스를 제공하도록 밴드갭이 설계됩니다. 오류 증폭기는 바이어스 전류가 더 작은 접이식 캐스코드 증폭기를 사용하여 전력 소비를 최소화하고 더 높은 이득 및 슬루율을 보장합니다. 제안된 CL-LDO를 안정화하기 위해 동적으로 바이어스된 super-gm 소스 팔로워가 버퍼를 형성합니다. DC 이득, 라인 레귤레이션, 부하 레귤레이션은 주로 EA, 버퍼, Mp로 구성된 메인 루프에 의해 결정됩니다. OP1, OP2, INV, M42 및 M48은 과도 응답 중에 기능할 두 개의 보조 루프를 마무리하는 과도 강화 구조를 생성하는 활성 커패시터 구조의 일부입니다. 부하 단계 과도 응답이 발생하면 이 구조는 출력 전압의 변화를 신속하게 감지하고 소스/싱크 과도 전류를 생성하여 부하 과도 응답을 크게 향상시킵니다.

Fig. 1  제안된 CL-LDO의 블록 다이어그램.

Fig. 2  제안된 CL-LDO의 구현.

2.1 제안된 능동 커패시터 회로

제안된 LDO의 출력에서 ​​대용량 수동 커패시터 역할을 하는 두 개의 연산 증폭기 OP1과 OP2, 인버터 INV, M42 및 M48은 그림 2에서 볼 수 있는 제안된 능동 커패시터 회로를 구성한다. 빠른 응답 속도를 갖도록 설계되어 과도 변화 동안 보조 루프의 응답 속도를 높입니다. 부하 단계 과도 응답이 발생하면 출력 전압 변화를 즉시 감지하고 과도 전류를 생성합니다. 한편, Mp를 통해 흐르는 전류가 부하 조건보다 훨씬 크기 때문에 부하 전류가 무거운 부하에서 가벼운 부하로 갑자기 바뀔 때 LDO 출력에 오버슈트가 발생합니다. 결과적으로 OP1는 M2을 켜서 과도 전류를 공급하여 출력 전압을 안정화합니다. 반면, 부하 전류가 경부하에서 중부하 단계로 나타날 때 LDO 출력에 언더슈트가 있습니다. 이는 부하 조건을 충족하는 데 필요한 것보다 실질적으로 더 적은 전류가 Mp를 통과한다는 것을 의미합니다. LDO 출력에 전류를 주입하면서 M2는 OP48에 의해 턴온된다.

그림 3은 제안된 능동 커패시터 회로의 구현을 보여준다. [7]의 LDO 메인 루프에 있는 커패시터와 달리 제안된 LDO의 활성 커패시터는 과도 향상 구조를 달성하기 위해 2개의 보조 루프만 제공합니다. 이는 경부하에서 중부하로, 중부하에서 경부하로의 과도현상이라는 두 부분으로 나뉩니다. 피드백 전압의 양수 및 음수 변동을 직접 감지하는 것은 OP43(M47-M1) 및 OP37(M41-MXNUMX)을 통해 수행됩니다. 경부하에서 중부하 과도(중부하에서 경부하 과도) 동안에만 동적 소스 전류가 발생합니다. \(I_{\textit{source}}\) (싱크 전류 \(I_{sink}\))이 생성됩니다. OP1과 OP2는 빠른 비교기이고 M42와 M48은 전력 트랜지스터의 크기에 비해 상당히 작은 크기를 갖기 때문에 두 개의 보조 루프의 응답 속도는 메인 루프보다 빠릅니다.

Fig. 3  제안된 능동 커패시터 회로의 개략도.

제안된 능동 커패시터 회로의 소스/싱크 전류는 그림 4에 시뮬레이션되어 있다. \(V_{\textit{IN}}=3.3\) V 및 \(V_{\textit{OUT}}=1.8\) V, \(I_{\textit{sink}}\) and \(I_{\textit{source}}\) 부하 전류가 \(I_{\textit{LOAD}}\) 100까지 다양해요 \(\mu\)A 및 100mA, 구간 시간 200ns. 또한, 부하 전류에 일시적인 변화가 없는 경우, \(I_{\textit{sink}}\) and \(I_{\textit{source}}\) 둘 다 수십 pA 범위에 있습니다. 이는 전력을 거의 소비하지 않고 높은 정적 바이어스 전류가 필요하지 않으면서도 LDO 조정기의 과도 응답을 향상시킵니다.

Fig. 4  제안된 능동 커패시터 회로의 소스/싱크 전류를 시뮬레이션했습니다.

2.2 동적 편향 버퍼 설계

일반적인 LDO에서는 거대한 기생 커패시터와 EA의 출력 저항으로 인해 전력 트랜지스터의 게이트에 추가적인 저주파 극이 있습니다[23]. 이는 다양한 부하 상황에서 안정성에 상당한 영향을 미칩니다. 따라서 파워 트랜지스터의 게이트에서 극을 분리하여 EA의 출력에 버퍼를 배치하여 임피던스를 줄이고 안정성을 향상시킨다 [24]-[25].

그림 5는 더 낮은 출력 저항과 입력 커패시턴스 요구 사항을 충족하는 제안된 CL-LDO의 동적 바이어스 버퍼를 보여줍니다. 질적인 관점에서 M33의 드레인 전압과 M34의 게이트-소스 전압은 모두 B의 출력 전압 증가에 따라 상승합니다. M35의 드레인 전류는 전압 제어 전류 소스 기능의 결과로 상승합니다. M34의. 전력소자(Mp)의 게이트 전압은 다이오드 연결된 트랜지스터(M35)에 의해 검출된다. 그런 다음 소스 팔로워를 동적으로 바이어스하고 안정성을 높이기 위해 M35의 전류가 M31을 통해 M36로 다시 전송됩니다. 버퍼의 gm을 수정하는 데에도 사용할 수 있습니다. 동적으로 바이어스된 버퍼의 출력 저항은 다음과 같이 주어진다.

\[\begin{equation*} r_{ob}=\frac{1}{g_{m33}g_{m34}r_{o33}+g_{m35}} \tag{1} \end{equation*}\]

어디서 지m33, gm34 및 gm35 각각 M33, M34 및 M35의 상호 컨덕턴스, ro33 M33의 출력 저항입니다. 도 5에 도시된 바와 같이, 파워 트랜지스터(Mp)를 통과하는 부하 전류가 증가함에 따라 A와 B의 전압은 감소한다. 게이트-소스 전압이 증가하면 더 많은 전류가 M35를 통해 흐릅니다. 그 후 M36은 이 전류를 미러링하여 M33을 통해 흐르는 전류가 부하 전류에 따라 동적으로 상승하도록 합니다. 결과적으로, \(g_{m33}\) 증가하여 버퍼의 출력 저항이 더욱 낮아집니다. \(r_{ob}\) 식에 따르면. (1).

Fig. 5  동적 바이어스 버퍼의 개략도.

3. 안정성 분석

제안된 LDO 조정기의 개방 루프 소신호 모델은 그림 6에 나와 있습니다. \(R_{o}\) LDO의 출력에서 ​​계산된 등가 저항입니다. \(C_L\) 부하 용량입니다. D는 피드백 요소를 나타냅니다. \(R_2/\left(R_1+R_2\right)\). \(C_c\) and \(R_c\) Miller 보상 장치입니다. 제외 \(R_o\), \(C_L\), \(C_c\) and \(R_c\), 다른 저항기와 커패시터는 각 끝점의 등가 저항기와 커패시터입니다.

Fig. 6  제안된 LDO에 대한 동등한 소신호 모델.

메인 루프를 구성하는 오류 증폭기, 버퍼 및 전력 트랜지스터는 제안된 LDO의 DC 이득을 결정합니다. 주요 고이득 루프는 대부분 안정적인 라인 및 부하 조절 성능을 결정합니다. 개루프 전달함수를 얻기 위해 다음과 같이 가정하였다. \(T(s)=T_{\mathit{out}}/T_{\mathit{in}}\) LDO 조정기의:

1. 오류 증폭기의 이득인 OP1과 OP2는 1보다 상당히 큽니다.

2. 보상 커패시터 \(C_c\) 그리고 부하 커패시터 \(C_L\) 노드 간 커패시터보다 큽니다.

그림 6의 등가 소신호 모델을 기반으로 루프 전달 함수는 다음과 같이 주어진다.

\[\begin{equation*} T(s)=\frac{T_{\mathit{out}}}{T_{\mathit{in}}}= \frac{A_0\left(1-sC_C\left(1/g_{mp}-R_C\right)\right)}{\left(1+s/\omega_{p1}\right) \left(1+s/\omega_{p2}\right)\left(1+s/\omega_{p3}\right)} \tag{2} \end{equation*}\]

어디에 \(\omega_{p1}\), \(\omega_{p2}\) and \(\omega_{p3}\) 는 제안된 LDO의 극점이며 모두 LHP(왼쪽 절반 평면) 극입니다. \(g_{mp}\) 는 전력 트랜지스터 Mp의 상호 컨덕턴스입니다. 루프 이득 \(A_0\) ~에 의해 주어진다.

\[\begin{equation*} A_0=-g_{EA}R_Ag_{mB}R_Bg_{mp}R_O \tag{3} \end{equation*}\]

어디에 \(g_{EA}\) and \(g_{mB}\) 는 각각 오류 증폭기와 버퍼의 상호 컨덕턴스입니다. \(R_A\) 는 오류 증폭기의 출력에서 ​​노드 A의 출력 임피던스를 나타내고, \(R_B\) 노드 B의 버퍼 출력 저항입니다.

3개의 극이 출력 노드에 연결됩니다. \(\left(\omega _{p1}\right)\), 파워 트랜지스터의 게이트 \(\left(\omega_{p2}\right)\) 그리고 오류 증폭기의 출력 \(\left(\omega_{p3}\right)\), 각각. 안정성을 향상시키기 위해 Miller 보상 장치를 사용하여 제로가 추가로 도입되었습니다. \(C_c\) and \(R_c\). 제안된 LDO의 영점과 극점은 루프 전달 함수의 분석을 통해 결정되며 다음과 같다.

\[\begin{align} & \omega_{p1}\approx -\frac{1}{C_LR_O} \tag{4} \\ & \omega_{p2}\approx -\frac{1}{R_B\left(C_{GS,P}+\left(1+g_{mp}R_O\right)C_{GD,P}\right)} \tag{5} \\ & \omega_{p3}\approx -\frac{1}{R_A\left(\left(1+g_{mB}R_Bg_{mp}R_O\right)C_C+C_A\right)} \tag{6} \\ & \omega_{z}\approx \frac{1}{C_C\left(1/g_{mp}-R_C\right)} \tag{7} \end{align}\]

여기서 A 지점의 커패시터는, \(C_A\), 대부분은 버퍼의 입력 커패시터에 의해 제어됩니다. \(C_B=C_{GS,p}+\left(1+g_{mp}R_o\right)C_{GD,p}\) 게이트 소스 기생 커패시턴스를 추가한 결과입니다. \(C_{GS,p}\) 파워 트랜지스터와 게이트-드레인 기생 커패시턴스 \(C_{GD,p}\) 밀러 효과로.

OP1 출력의 저항과 커패시턴스는 다음과 같습니다. \(R_1\) and \(C_1\), 각각 OP2 출력의 저항과 커패시턴스는 \(R_2\) and \(C_2\). 설계상 M42, M48 및 OP1과 OP2를 구성하는 MOS는 모두 크기가 비교적 작습니다. 더욱이, 두 개의 비우세 극은 다음과 같이 결정되는 보조 루프에 포함됩니다. \(R_1C_1\) and \(R_2C_2\), 각각. 이러한 비우세 극은 UGF보다 높기 때문에 회로의 안정성에 영향을 미치지 않습니다.

그림 7은 다양한 부하 조건에서 제안된 LDO의 루프 이득 및 위상에 대한 시뮬레이션 결과를 보여주며, 이는 우수한 안정성이 달성되었음을 나타냅니다.

Fig. 7  다양한 부하 조건에서 루프 이득 및 위상을 시뮬레이션했습니다.

4. 실험결과 및 고찰

제안된 LDO의 구현은 0.18을 기반으로 합니다. \(\mu\)나 기술. 다이 현미경 사진은 그림 8에 나와 있습니다. 제안된 LDO 레귤레이터의 활성 영역은 270입니다. \(\mu\)m \(\times\) 310 \(\mu\)m.

제조 공정이 회로 성능에 미치는 영향을 종합적으로 고려하기 위해 tt(일반 NMOS 및 일반 PMOS), ff(고속 NMOS 및 고속 PMOS), ss(저속)를 포함한 다양한 프로세스 코너에서 라인 조정 및 부하 조정 시뮬레이션을 수행합니다. NMOS 및 느린 PMOS). 시뮬레이션 결과는 그림 9에 나와 있습니다. 그림 9(a)는 2.8V ~ 3.8V의 입력 전압 범위에서 출력 전압 변화를 보여줍니다. 시뮬레이션된 라인 레귤레이션은 0.94mV/V, 0.65mV/V 및 1.48mV입니다. 실온에서 각각 tt, ff 및 ss 공정 코너에서 /V입니다. 그림 9(b)는 100°C부터 부하 전류의 출력 전압 변화를 보여줍니다. \(\mu\)A ~ 100mA. 제안된 LDO는 12.66mV의 시뮬레이션된 출력 전압 변화와 함께 tt 코너에서 1.14mV/A의 부하 레귤레이션을 갖습니다. 제안된 CL-LDO의 부하 조절은 ss 및 ff 코너에서 각각 15.43mV/A 및 10.8mV/A입니다.

Fig. 8  제안된 LDO 레귤레이터의 현미경 사진.

Fig. 9  (a) 라인 조절 및 (b) 다양한 프로세스 코너에서의 부하 조절을 시뮬레이션합니다.

그림 10은 부하 전류에서 측정된 부하 과도 응답을 보여줍니다. \(I_{\mathit{LOAD}}\) 0ns의 구간 시간에서 100~200mA. 입력 전압이 \(V_{IN}\) 3.3V, 출력 전압 \(V_{\mathit{OUT}}\) 1.8V이고 부하 용량은 \(C_L\) 100nF이면 측정된 언더슈트와 오버슈트는 각각 110mV와 240mV입니다.

Fig. 10  측정된 부하 과도 응답 \(V_{\mathit{IN}} = 3.3\) V, \(V_{\mathit{OUT}} = 1.8\) V 및 \(C_L=100\) nF 때 \(I_{\mathit{load}}\) (a)를 0에서 100mA로 변경 \(T_s = 200\) ns 및 (b) 100~0mA \(T_s = 200\) NS.

표 I [29], [30]은 보고된 선행 기술과의 성능 비교를 나타냅니다. 이 설계는 더 빠른 과도 응답과 가장 낮은 부하 조절 및 라인 조절을 보여주며 이는 우수한 과도 응답과 더 나은 출력 기능 달성을 나타냅니다.

표 I  보고된 기존 LDO 레귤레이터와의 성능 비교.

5. 결론

본 논문에서는 활성 커패시터와 동적으로 바이어스된 버퍼를 갖춘 과도 강화 커패시터 없는 저드롭아웃 레귤레이터(CL-LDO)를 제안합니다. 활성 커패시터는 과도 소스/싱크 전류를 생성하고 부하 단계 과도 응답이 발생할 때 출력 전압 변화를 즉시 감지하여 오버슈트/언더슈트 및 정착 시간을 크게 줄입니다. 오류 증폭기의 출력에 위치한 동적 바이어스 Super-GM 소스 팔로워는 임피던스를 낮추고 슬루율을 높여 안정성을 향상시킵니다. 제안된 LDO 레귤레이터의 활성 영역은 0.084에 불과합니다. \(mm^2\), 구현 및 제작은 0.18을 기반으로 합니다. \(\mu\)m SOI BCD 기술. 시뮬레이션 및 측정 결과에 따르면 레귤레이터는 최대 부하 전류 1.8mA에서 2.8V~3.8V의 입력 전압 범위에서 100V의 출력 전압을 제공할 수 있는 것으로 나타났다. 부하 조정 12.66mV/A, 라인 조정 0.94mV/V, 대기 전류 94 \(\mu\)A는 모두 제안된 CL-LDO에 의해 달성됩니다. 오버슈트와 언더슈트는 각각 240mV와 110mV에서 측정되며, 이때 부하 전류는 0ns의 구간 시간으로 100mA에서 200mA로 증가합니다.

감사의

이 작품은 중국 국가 핵심 연구 개발 프로그램(승인 번호 2023YFB3611200)의 지원을 받았습니다.

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CrossRef

작성자

Yafei Xie
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of Sciences
Key Laboratory of Science and Technology on Silicon Devices, Chinese Academy of Sciences

Xiaowu Cai
Institute of Microelectronics of the Chinese Academy of Sciences
Key Laboratory of Science and Technology on Silicon Devices, Chinese Academy of Sciences

Yu Lu
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of Sciences
Key Laboratory of Science and Technology on Silicon Devices, Chinese Academy of Sciences

Jianying Dang
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of Sciences
Key Laboratory of Science and Technology on Silicon Devices, Chinese Academy of Sciences

Longli Pan
Institute of Microelectronics of the Chinese Academy of Sciences
Key Laboratory of Science and Technology on Silicon Devices, Chinese Academy of Sciences

Mali Gao
Institute of Microelectronics of the Chinese Academy of Sciences

Lei Wang
Institute of Microelectronics of the Chinese Academy of Sciences
Key Laboratory of Science and Technology on Silicon Devices, Chinese Academy of Sciences

Bo Li
Institute of Microelectronics of the Chinese Academy of Sciences
Key Laboratory of Science and Technology on Silicon Devices, Chinese Academy of Sciences

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