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A Systolic Array RLS Processor 시스톨릭 어레이 RLS 프로세서

Takahiro ASAI, Tadashi MATSUMOTO

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요약 :

본 논문은 주로 광대역 이동 통신 애플리케이션을 목표로 프로토타입된 수축기 배열 재귀 최소 제곱(RLS) 프로세서의 개요를 제시합니다. RLS 알고리즘을 효과적으로 실행하기 위해 이 프로세서는 행렬 대수학에서 병렬 파이프라인 처리를 위한 QR 분해로 알려진 직교 삼각화 기술을 사용합니다. 프로세서 보드는 각각 약 백만 개의 게이트가 있는 19개의 애플리케이션별 집적 회로 칩으로 구성됩니다. 500비트 고정 소수점 신호 처리는 프로세서에서 이루어지며, 내부 셀 신호 처리의 한 주기에는 약 80nsec가 필요하고 경계 셀 신호 처리에는 약 10nsec가 필요합니다. 프로세서 보드는 최대 35개의 매개변수를 추정할 수 있습니다. 10개의 알려진 기호를 사용하여 41개의 매개변수를 추정하는 데 약 XNUMXμs가 소요됩니다. 프로토타입 시스톨릭 어레이 프로세서 보드의 신호 처리 성능을 평가하기 위해 프로토타입 보드를 사용하여 특정 개수의 매개변수를 추정하는 데 필요한 처리 시간을 디지털 신호 처리(DSP) 보드를 사용한 것과 비교했습니다. DSP 보드는 RLS 알고리즘의 표준 형식을 수행했습니다. 또한 복잡한 베이스밴드 페이딩/어레이 응답 시뮬레이터를 사용하여 최소 평균 제곱 오차 적응형 어레이 실험실 내 실험을 수행했습니다. 매개변수 추정 정확도 측면에서 프로세서는 부동 소수점 연산을 사용하는 기존 소프트웨어 엔진과 거의 동일한 결과를 생성하는 것으로 나타났습니다.

발행
IEICE TRANSACTIONS on Communications Vol.E84-B No.5 pp.1356-1361
발행일
2001/05/01
공개일
온라인 ISSN
DOI
원고의 종류
PAPER
범주
지상파 무선 통신

작성자

키워드