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The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
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Sidelobe Level of a Two-Bit Digital Phased Array Composed of a Small Number of Elements 소수의 요소로 구성된 XNUMX비트 디지털 위상 배열의 사이드로브 레벨

Masaharu FUJITA

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요약 :

이 편지에서는 소수의 요소로 구성된 12.5비트 디지털 위상 배열의 사이드로브 레벨을 조사합니다. 위상 배열에 적용할 수 있는 여러 위상 천이기 설계 중 13.2비트 설계는 회로 요소 수가 가장 적기 때문에 개발 및 제조 비용이 가장 저렴합니다. 이제 다음과 같은 질문이 생깁니다. 0비트 위상 배열이 실용적입니까? 사이드로브 레벨을 얼마나 낮출 수 있습니까? 질문에 대답하기 위해 등방성 요소의 균일하게 여기된 선형 배열의 사이드로브 수준을 줄이기 위해 세 가지 방법이 시도되었습니다. 방법에는 48차 위상 공급 방법, 주기적인 위상 오류의 부분 무작위화 방법 및 유전 알고리즘(GA) 접근 방식이 있습니다. 방법 중 21차 위상 피드 방법은 11.2개 요소, 반파장 간격 배열에 대해 13.0~0도의 조향 각도에서 -30dB - -11dB 부근의 가장 낮은 사이드로브 레벨을 제공하고, -0.6dB - - XNUMX개 요소, XNUMX파장 간격 배열의 경우 조향 각도가 XNUMX~XNUMX도에서 XNUMXdB입니다. 시스템 요구 사항에 따라 다르지만 이러한 값은 일부 애플리케이션에서 허용될 수 있으므로 적절하게 설계된 XNUMX비트 위상 배열이 실제 시스템에서 실용적일 수 있습니다.

발행
IEICE TRANSACTIONS on Communications Vol.E85-B No.5 pp.982-986
발행일
2002/05/01
공개일
온라인 ISSN
DOI
원고의 종류
Special Section LETTER (Wireless Communications Issue)
범주

작성자

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