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An FET Coupled Logic (FCL) Circuit for Multi-Gb/s, Low Power and Low Voltage Serial Interface BiCMOS LSIs 다중 Gb/s, 저전력 및 저전압 직렬 인터페이스 BiCMOS LSI용 FET 결합 논리(FCL) 회로

Hitoshi OKAMURA, Masaharu SATO, Satoshi NAKAMURA, Shuji KISHI, Kunio KOKUBU

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요약 :

이 문서에서는 3.3V 미만의 매우 낮은 공급 전압으로 매우 높은 주파수에서 작동하는 새로 개발된 FET 결합 논리(FCL) 회로에 대해 설명합니다. FCL 회로는 전류 스위치, 부하 저항기, 이미터 팔로어 및 전류를 위한 NMOS 소스 결합 트랜지스터 쌍으로 구성됩니다. 밴드갭 기준 바이어스 생성기에 의해 제어되는 소스입니다. 이 회로를 다른 고속 회로와 비교하여 특성과 성능을 논의합니다. FCL 회로에 대한 최적의 회로 매개변수도 논의되며, 스윙 전압이 클수록 회로 성능이 향상된다는 사실이 주목됩니다. 0.25μm FCL 회로의 시뮬레이션된 지연은 15V 전원 공급 장치의 경우 2.5ps 미만이며, 시뮬레이션된 최대 토글 주파수는 5V 및 10V 전원 공급 장치에서 각각 2.5GHz 및 3.3GHz를 초과합니다. 시뮬레이션 결과는 FCL 회로가 ECL 회로, NMOS 소스 결합 논리 회로를 포함하는 전류 모드 회로 중에서 가장 좋은 성능을 달성한다는 것을 보여줍니다. FCL 회로의 지연은 ECL 회로의 절반 미만입니다. FCL 회로의 최대 토글 주파수는 NMOS 소스 결합 논리 회로의 약 1.5배입니다. FCL 회로는 저가형 CMOS 기반 BiCMOS 기술을 사용하기 때문에 고가의 베이스 이미터 자체 정렬 공정과 트렌치 절연 공정이 필요한 ECL 회로보다 비용 성능이 뛰어납니다. 전류 스위치에 공핍 모드 NMOS 트랜지스터를 사용하면 FCL 회로의 최소 공급 전압을 낮출 수 있으며 이는 XNUMXV 미만입니다. FCL 회로는 멀티 Gbit/s 텔레/데이터 통신 LSI용 유망 논리 게이트 회로입니다.

발행
IEICE TRANSACTIONS on Electronics Vol.E82-C No.3 pp.531-537
발행일
1999/03/25
공개일
온라인 ISSN
DOI
원고의 종류
Special Section PAPER (Special Issue on Ultra-High-Speed IC and LSI Technology)
범주
실리콘 디바이스

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