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Verification of Wafer Test Process Simulation in VLSI Manufacturing System and Its Application VLSI 제조 시스템의 웨이퍼 테스트 프로세스 시뮬레이션 검증 및 적용

Akihisa CHIKAMURA, Koji NAKAMAE, Hiromu FUJIOKA

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요약 :

VLSI 제조 테스트 시스템의 이산 이벤트 시뮬레이션과 세부 매개변수 모델을 결합한 시뮬레이션 방법은 시뮬레이션 결과를 일본 반도체 회사의 원칩 마이크로컴퓨터의 실제 웨이퍼 테스트 시설의 실제 결과와 비교하여 검증됩니다. 시뮬레이션 결과는 실제 결과와 거의 일치하는 것으로 나타났습니다. 검증된 시뮬레이션 방법을 적용하여 여러 칩을 동시에 테스트할 수 있는 LSI 테스터의 웨이퍼 테스트 공정에 도입할 때의 경제적 효과를 평가합니다. 칩당 테스트 비용과 평균 테스트 TAT를 모두 고려하면 LSI 테스터가 동시에 테스트하는 최적의 칩 수는 4개인 것으로 나타났습니다.

발행
IEICE TRANSACTIONS on Electronics Vol.E82-C No.6 pp.1013-1017
발행일
1999/06/25
공개일
온라인 ISSN
DOI
원고의 종류
PAPER
범주
통합 전자

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