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Low-Power Scheme of NMOS 4-Phase Dynamic Logic NMOS 4상 동적 로직의 저전력 방식

Bao-Yu SONG, Makoto FURUIE, Yukihiro YOSHIDA, Takao ONOYE, Isao SHIRAKAWA

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요약 :

딥 서브미크론 설계에서 저전력 소모를 달성하기 위한 NMOS 4상 동적 로직 방식을 설명합니다. 이러한 방식에서는 단락 전류가 제거되고, 또한 천이 신호의 전압 스윙이 감소되어 전력 감소가 효과적으로 향상됩니다. 첫째, 정적 CMOS 로직 및 동적 도미노 CMOS 로직과 비교하여 이 4상 동적 로직의 특징을 지정합니다. 그런 다음 다수의 로직 모듈을 사용하여 4상 동적 로직, 정적 CMOS 로직, 동적 CMOS 로직 및 패스 트랜지스터 로직에 대한 전력 시뮬레이션을 시도하여 NMOS 4상 동적 로직이 가장 강력한 전력임을 보여줍니다. -효율적인. 또한, 게이트 지연 시뮬레이션을 통해 로직 블록에 얼마나 많은 트랜지스터를 넣을 수 있는지에 대해서도 논의합니다.

발행
IEICE TRANSACTIONS on Electronics Vol.E82-C No.9 pp.1772-1776
발행일
1999/09/25
공개일
온라인 ISSN
DOI
원고의 종류
Special Section LETTER (Special Issue on Integrated Electronics and New System Paradigms)
범주
저전력 회로 기술

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