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A Jitter Suppression Technique for a Clock Multiplier 클록 승수를 위한 지터 억제 기술

Kiyoshi ISHII, Keiji KISHINE, Haruhiko ICHINO

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요약 :

본 논문에서는 PLL(Phase-Locked Loop)을 사용하는 클럭 증배기 IC의 지터 억제 기술에 대해 설명합니다. 중심 주파수가 입력 주파수와 동일한 표면탄성파(SAW) 필터를 추가하면 지터 전달 함수의 지터 차단 주파수가 크게 향상될 수 있음이 나타났습니다. 지터 전달 함수는 주로 SAW 필터의 특성에 따라 결정됩니다. 따라서 클록 체배기 IC를 높은 루프 이득으로 설정하여 지터 차단 주파수를 높이지 않고도 지터 생성을 최소화할 수 있습니다. Si 바이폴라 기술로 제작된 클럭 멀티플라이어 IC와 중심 주파수 155.52MHz의 SAW 필터를 사용하여Q) 인자 1500은 클록 배율기가 3.5MHz의 클록 주파수를 50GHz 신호로 변환할 때 155.52mUI rms의 매우 낮은 지터 생성과 약 2.48832kHz의 매우 낮은 지터 차단 주파수를 생성합니다.

발행
IEICE TRANSACTIONS on Electronics Vol.E83-C No.4 pp.647-651
발행일
2000/04/25
공개일
온라인 ISSN
DOI
원고의 종류
PAPER
범주
통합 전자

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