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Design of a Conditional Sign Decision Booth Encoder for a High Performance 3232-Bit Digital Multiplier 고성능을 위한 조건부 부호 결정 부스 인코더 설계 3232비트 디지털 체배기

Minkyu SONG, Kunihiro ASADA

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요약 :

본 논문에서는 고성능 32DSP 코어를 위한 32비트 곱셈기가 제안되었습니다. 곱셈기는 Booth Encoder 블록, 데이터 압축 블록, 64비트 가산기 블록으로 구성됩니다. 부스 인코더 블록에서는 게이트 지연과 전력 소모를 줄이는 조건부 부호 결정 부스 인코더를 제안한다. 데이터 압축의 블록에서는 추가 부호 비트의 효율적인 압축을 위해 새로운 복합 논리를 기반으로 하는 4-2 및 9-2 데이터 압축기가 사용됩니다. 64비트 가산기 블록에서는 캐리 생성 블록이 분리된 적응형 MUX 기반 조건 선택 가산기를 제안한다. 제안된 3232비트 곱셈기는 풀 커스텀 방식으로 설계되었으며 28,000μm의 활성 영역에 약 900개의 트랜지스터가 있습니다. 500 µm CMOS 기술로 0.25 µm. 실험 결과, 승산기의 곱셈 시간은 3.2V 전원에서 약 2.5ns이고, 50MHz에서 약 100mW를 소모한다.

발행
IEICE TRANSACTIONS on Electronics Vol.E85-C No.9 pp.1709-1717
발행일
2002/09/01
공개일
온라인 ISSN
DOI
원고의 종류
PAPER
범주
전자 회로

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