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Designing a High Performance SRAM-DRAM Hybrid Memory Architecture for Packet Buffers 패킷 버퍼를 위한 고성능 SRAM-DRAM 하이브리드 메모리 아키텍처 설계

Yongwoon SONG, Dongkeon CHOI, Hyukjun LEE

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요약 :

인터넷 및 데이터 센터 트래픽이 폭발적으로 증가하면서 지난 수십 년 동안 네트워크 라우터/스위치의 성능이 크게 향상되었습니다. 라우터의 성능은 메모리 시스템(예: DRAM 기반 패킷 버퍼)에 크게 좌우되며 이는 종종 라우터의 확장성을 제한합니다. 그러나 메모리 I/O 버스와 메모리 셀 어레이 속도 간의 격차가 커지고 채널 및 뱅크 증가로 인한 행 버퍼 지역성 감소로 인해 DDR4 또는 HBM2 DRAM과 같은 최첨단 메모리 기술로 얻을 수 있는 성능 이점이 심각하게 감소합니다. 이전 연구에서는 DRAM 기반 패킷 버퍼를 지원하기 위해 메모리 컨트롤러에서 SRAM 기반 큐별 또는 뱅크별 입력/출력 버퍼를 유지함으로써 메모리 대역폭을 개선했습니다. 버퍼는 뱅크 충돌이 발생할 때 패킷을 일시적으로 저장하지만 간섭을 유발하는 트래픽이 DRAM의 행 버퍼를 스래싱하는 것을 방지할 수는 없습니다. 본 연구에서는 SRAM을 DRAM 기반 패킷 버퍼에 직접 통합하고 DRAM의 행 버퍼 위치를 저하시키는 패킷을 SRAM에 매핑합니다. 이는 DRAM 액세스의 지역성과 병렬성을 최대화합니다. 제안된 방식은 기존 방식에 도움이 될 수 있습니다. 실험 결과는 가혹한 혼잡 시나리오에서 메모리 대역폭 활용 측면에서 단일 채널에 대한 기존 최고의 방식에 비해 22.41% 향상된 것으로 나타났습니다.

발행
IEICE TRANSACTIONS on Electronics Vol.E102-C No.12 pp.849-852
발행일
2019/12/01
공개일
2019/06/25
온라인 ISSN
1745-1353
DOI
10.1587/transele.2019ECS6003
원고의 종류
BRIEF PAPER
범주
통합 전자

작성자

Yongwoon SONG
  Sogang University
Dongkeon CHOI
  Sogang University
Hyukjun LEE
  Sogang University

키워드