검색 기능은 준비 중입니다.
검색 기능은 준비 중입니다.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

Bit-Parallel Systolic Architecture for AB and AB2 Multiplications over GF(2m) 비트 병렬 시스톨릭 아키텍처 AB and AB2 곱셈 끝 GF(2m)

Kee-Won KIM

  • 조회수

    0

  • 이것을 인용

요약 :

본 논문에서는 다음 중 하나를 계산하는 체계를 제시합니다. AB or AB2 곱셈 끝 GF(2m) 제안된 알고리즘을 기반으로 비트 병렬 수축기 아키텍처를 제안합니다. 그만큼 AB 곱셈 알고리즘은 다음의 공식과 같은 형태로 도출됩니다. AB2 곱셈 알고리즘과 이를 수행할 수 있는 아키텍처 AB 아주 약간의 추가 하드웨어를 추가하여 곱셈 AB2 승수가 설계되었습니다. 따라서 제안된 아키텍처는 배포가 불가능한 하드웨어 제약이 있는 애플리케이션에 효과적으로 적용될 수 있다. AB2 승수 및 AB 승수는 별도로.

발행
IEICE TRANSACTIONS on Electronics Vol.E105-C No.5 pp.203-206
발행일
2022/05/01
공개일
2021/11/02
온라인 ISSN
1745-1353
DOI
10.1587/transele.2021ECS6006
원고의 종류
BRIEF PAPER
범주
전자 회로

작성자

Kee-Won KIM
  Mokpo National Maritime University

키워드