검색 기능은 준비 중입니다.
검색 기능은 준비 중입니다.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

A 0.6-V 41.3-GHz Power-Scalable Sub-Sampling PLL in 55-nm CMOS DDC 0.6nm CMOS DDC의 41.3V 55GHz 전력 확장 가능 서브 샘플링 PLL

Sangyeop LEE, Kyoya TAKANO, Shuhei AMAKAWA, Takeshi YOSHIDA, Minoru FUJISHIMA

  • 조회수

    2

  • 이것을 인용

요약 :

이중 모드 작동을 실현하기 위해 전력 확장이 가능한 SSPLL(위상 고정 루프)이 제안되었습니다. 위상 잡음이 좋은 고성능 모드와 위상 잡음이 보통인 절전 모드가 있습니다. 공급전압을 낮춰 전력소모를 줄이는 가장 효율적인 방법이다. 그러나 공급량이 적은 밀리미터파(mmW) SSPLL에는 몇 가지 문제가 있습니다. 이 연구에서는 CMOS DDC(Deep Depleted Channel Process)를 사용하는 것 외에도 백게이트 FBB(Forward Body Bias) 기술과 같은 몇 가지 기술에 대해 설명합니다.

발행
IEICE TRANSACTIONS on Electronics Vol.E106-C No.10 pp.533-537
발행일
2023/10/01
공개일
2023/04/06
온라인 ISSN
1745-1353
DOI
10.1587/transele.2022CTS0001
원고의 종류
BRIEF PAPER
범주

작성자

Sangyeop LEE
  Hiroshima University
Kyoya TAKANO
  Hiroshima University
Shuhei AMAKAWA
  Hiroshima University
Takeshi YOSHIDA
  Hiroshima University
Minoru FUJISHIMA
  Hiroshima University

키워드