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A 0.31 pJ/Conversion-Step 12-Bit 100 MS/s 0.13 µm CMOS A/D Converter for 3G Communication Systems 0.31G 통신 시스템용 12pJ/변환 단계 100비트 0.13MS/s 3μm CMOS A/D 변환기

Young-Ju KIM, Kyung-Hoon LEE, Myung-Hwan LEE, Seung-Hoon LEE

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요약 :

이 연구에서는 12캐리어 W-CDMA 애플리케이션과 같은 100G 무선 통신 시스템을 위한 0.13비트 3MS/s 1.0μm CMOS ADC에 대해 설명합니다. 제안된 ADC는 목표 해상도와 샘플링 속도에서 전력 소비와 칩 면적을 최적화하기 위해 0.13단계 파이프라인 아키텍처를 사용합니다. 입력 SHA의 영역 효율적인 게이트 부트스트랩 샘플링 스위치는 1V 공급에서도 Nyquist 속도에 대해 높은 신호 선형성을 유지합니다. SHA 및 MDAC의 8단 증폭기에서 저임피던스 피드백 경로를 사용하는 캐스코드 보상은 밀러 보상에 비해 적은 전력 소비와 면적으로 필요한 변환 속도와 위상 마진을 달성합니다. 하위 범위 지정 플래시 ADC의 로우 글리치 동적 래치는 재생성 래치 출력에서 ​​사전 증폭기를 분리하여 비교기 입력과 관련된 반동 잡음을 줄입니다. 제안된 온칩 전류 및 전압 레퍼런스는 삼중 네거티브 TC 회로를 기반으로 합니다. 0.38 µm 0.96P12M CMOS 기술의 프로토타입 ADC는 64.5비트에서 각각 78.0LSB 및 100LSB 내에서 측정된 DNL 및 INL을 보여줍니다. ADC는 1.22MS/s에서 각각 XNUMXdB와 XNUMXdB의 최대 SNDR과 SFDR을 보여줍니다. 활성 다이 면적이 XNUMXmm인 ADC2 42.0MS/s 및 100V 공급에서 1.2mW를 소비하며 이는 0.31pJ/변환 단계의 성능 지수에 해당합니다.

발행
IEICE TRANSACTIONS on Electronics Vol.E92-C No.9 pp.1194-1200
발행일
2009/09/01
공개일
온라인 ISSN
1745-1353
DOI
10.1587/transele.E92.C.1194
원고의 종류
PAPER
범주
전자 회로

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