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Scalability of Vertical MOSFETs in Sub-10 nm Generation and Its Mechanism Sub-10nm 세대의 수직형 MOSFET의 확장성과 그 메커니즘

Tetsuo ENDOH, Yuto NORIFUSA

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요약 :

본 논문에서는 10nm 이하 수직형 MOSFET의 소자 성능을 조사한다. 기존 평면형 MOSFET의 단점 중 하나는 10nm 이하 세대에서는 단채널 효과로 인해 차단 누설 전류가 증가하지만, 더욱이 서브-20nm와 같은 양자역학적 구속 효과로 인해 구동 전류가 감소한다는 점입니다. 밴드효과와 반전층의 고갈. 실리콘 기둥 직경을 4nm에서 2nm로 축소함으로써 수직 MOSFET은 풋프린트당 구동 전류를 약 1배로 늘리고 풋프린트당 총 컷오프 누설 전류를 60/10 미만으로 억제하는 것으로 처음으로 나타났습니다. 동시. 또한, 이러한 수직 MOSFET 성능 향상의 메커니즘이 명확해졌습니다. 이 연구의 결과는 수직 MOSFET이 기존 평면 MOSFET의 단점을 극복하고 XNUMXnm 이하 세대를 통해 높은 장치 성능을 달성할 수 있음을 보여줍니다.

발행
IEICE TRANSACTIONS on Electronics Vol.E92-C No.5 pp.594-597
발행일
2009/05/01
공개일
온라인 ISSN
1745-1353
DOI
10.1587/transele.E92.C.594
원고의 종류
Special Section PAPER (Special Section on Fundamentals and Applications of Advanced Semiconductor Devices)
범주

작성자

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