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Simulation Study on Dependence of Channel Potential Self-Boosting on Device Scale and Doping Concentration in 2-D and 3-D NAND-Type Flash Memory Devices 2D 및 3D NAND형 플래시 메모리 소자의 소자 규모 및 도핑 농도에 따른 채널 전위 자가 부스팅의 의존성에 대한 시뮬레이션 연구

Seongjae CHO, Jung Hoon LEE, Yoon KIM, Jang-Gn YUN, Hyungcheol SHIN, Byung-Gook PARK

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요약 :

NAND형 플래시 메모리 어레이의 프로그램 동작을 수행함에 있어서, 프로그램 금지된 셀에는 게이트, 즉 플로팅 채널의 워드라인(WL)에 양의 전압이 인가되고, 프로그램 셀에는 프로그램 전압이 인가된다. 두 끝, DSL(드레인 선택 라인)과 SSL(소스 선택 라인)이 접지된 비트 라인(BL)으로 켜집니다. 이러한 방식으로 원치 않는 프로그램 작동을 방지하기 위한 실리콘 채널의 자체 부스팅이 가능해졌습니다. 플래시 메모리 장치가 공격적으로 축소되고 이에 따라 채널 도핑 농도가 증가함에 따라 셀프 부스팅 방식의 중요한 요소인 WL, FG(플로팅 게이트)/스토리지 노드 및 실리콘 채널 간의 결합 현상이 개선되어야 합니다. 더 철저하게 조사했습니다. 본 연구에서는 벌크 실리콘 기반의 2-D 기존 평면 및 3-D FinFET NAND 유형 플래시 메모리 장치에서 채널 길이와 도핑 농도에 대한 채널 전위의 자체 부스팅 의존성을 2-D 및 3-D 및 XNUMX차원 수치 장치 시뮬레이션. 물리적 프로빙을 통해 채널 전위를 측정하는 현실적인 방법이 거의 없기 때문에 일련의 시뮬레이션 작업은 플래시 메모리 장치 내부의 채널 전위 변화에 대한 실질적인 통찰력을 제공한다고 믿어집니다.

발행
IEICE TRANSACTIONS on Electronics Vol.E93-C No.5 pp.596-601
발행일
2010/05/01
공개일
온라인 ISSN
1745-1353
DOI
10.1587/transele.E93.C.596
원고의 종류
Special Section PAPER (Special Section on Fundamentals and Applications of Advanced Semiconductor Devices)
범주
플래시/고급 메모리

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