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A Fast-Lock Low-Power Subranging Digital Delay-Locked Loop 빠른 잠금 저전력 하위 배열 디지털 지연 잠금 루프

Hsin-Shu CHEN, Jyun-Cheng LIN

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요약 :

새로운 고속 잠금, 저전력 디지털 지연 잠금 루프(DLL)가 제공됩니다. 단 0.13개의 클록 사이클 내에서 루프를 효과적으로 잠그기 위해 하위 범위 검색 알고리즘이 사용됩니다. 전력 소모를 줄이기 위해 반지연 회로를 사용합니다. 표준 50μm CMOS 프로세스의 프로토타입 DLL은 400개의 클록 사이클 잠금 시간으로 2.379MHz ~ 1MHz 범위에서 작동하며 400MHz 클록 속도에서 400V 전원으로 1.586mW를 소비합니다. 16.67MHz에서 측정된 RMS 지터와 피크 대 피크 지터는 각각 0.038ps와 XNUMXps입니다. XNUMXmm의 활성 영역을 차지합니다.2.

발행
IEICE TRANSACTIONS on Electronics Vol.E93-C No.6 pp.855-860
발행일
2010/06/01
공개일
온라인 ISSN
1745-1353
DOI
10.1587/transele.E93.C.855
원고의 종류
Special Section PAPER (Special Section on Analog Circuits and Related SoC Integration Technologies)
범주

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