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Layout-Driven Skewed Clock Tree Synthesis for Superconducting SFQ Circuits 초전도 SFQ 회로를 위한 레이아웃 중심의 왜곡된 클록 트리 합성

Kazuyoshi TAKAGI, Yuki ITO, Shota TAKESHIMA, Masamitsu TANAKA, Naofumi TAKAGI

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요약 :

본 논문에서는 SFQ 논리 회로를 위한 레이아웃 중심의 왜곡된 클록 트리 합성 방법을 제안한다. 클록 트리가 없는 주어진 논리 회로의 경우, 우리의 알고리즘은 합성된 클록 트리와 주어진 클록 주기 및 클록 게이트의 대략적인 배치를 달성하는 타이밍 조정이 있는 회로를 출력합니다. 제안된 알고리즘에서는 클록된 게이트를 레벨별로 그룹화하고 각 레벨별로 클록 트리를 합성한다. 각 레벨에 대해 각 게이트의 가능한 모든 배치에 대한 클럭 타이밍을 추정한 다음 타이밍 조정을 위해 총 지연 요소 수를 최소화하는 모든 게이트의 배치를 검색합니다. 배치가 이루어지면 와이어 교차점이 없는 시계 트리를 합성합니다. 제안된 방법을 적당한 크기의 회로에 적용하여 주어진 타이밍 요구 사항을 만족하는 클록 트리가 자동으로 합성될 수 있음을 확인했습니다.

발행
IEICE TRANSACTIONS on Electronics Vol.E94-C No.3 pp.288-295
발행일
2011/03/01
공개일
온라인 ISSN
1745-1353
DOI
10.1587/transele.E94.C.288
원고의 종류
Special Section PAPER (Special Section on Superconducting Signal Processing Technologies)
범주

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