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A New Critical Area Simulation Algorithm and Its Application for Failing Bit Analysis 실패한 비트 분석을 위한 새로운 중요 영역 시뮬레이션 알고리즘 및 응용

Chizu MATSUMOTO, Yuichi HAMAMURA, Yoshiyuki TSUNODA, Hiroshi UOZAKI, Isao MIYAZAKI, Shiro KAMOHARA, Yoshiyuki KANEKO, Kenji KANAMITSU

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요약 :

반도체 제조에서 수율 개선을 가속화하기 위해서는 제품마다 다른 체계적 결함, 파라메트릭 결함 등 제품별 불량의 근본 원인을 예방하는 것이 중요합니다. 여기서는 실제 실패 비트 서명(FBS)과 무작위 결함으로 인해 예측된 FBS 간의 차이를 추정하여 제품별 실패를 조사하는 방법을 제안합니다. 이러한 차이를 정확하게 추정하기 위해 우리는 각 FBS의 임계 영역을 추출하는 새로운 알고리즘을 개발했습니다. FBS의 총 실패율 오류는 다음 범위 내에 있습니다. 임베디드 SRAM의 경우 0.5%. 제안된 방법은 150nm 및 65nm 기술 노드 제품에서 제품별 오류의 근본 원인을 식별했습니다.

발행
IEICE TRANSACTIONS on Electronics Vol.E94-C No.3 pp.353-360
발행일
2011/03/01
공개일
온라인 ISSN
1745-1353
DOI
10.1587/transele.E94.C.353
원고의 종류
PAPER
범주
반도체 재료 및 장치

작성자

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