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A Low-Power Mixed-Architecture ADC with Time-Interleaved Correlated Double Sampling Technique and Power-Efficient Back-End Stages 시간차 상관 이중 샘플링 기술과 전력 효율적인 백엔드 스테이지를 갖춘 저전력 혼합 아키텍처 ADC

Jin-Fu LIN, Soon-Jyh CHANG

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요약 :

본 논문에서는 저전력 파이프라인 아날로그-디지털 변환기(ADC)를 구현하기 위한 두 가지 기술을 제안합니다. 첫째, 하프레이트 프런트 엔드 SHA(샘플 앤 홀드 증폭기) 없이 스위치드 커패시터 회로에서 연산 증폭기의 유한 이득 오류를 보상하기 위해 시간 인터리브 상관 이중 샘플링(CDS) 기술이 제안되었습니다. 따라서 저이득 증폭기와 SHA 없는 아키텍처를 사용하면 파이프라인 ADC의 전력 소비를 효과적으로 줄일 수 있습니다. 둘째, 파이프라인 ADC의 백엔드 파이프라인 단계는 제안된 파이프라인 ADC의 전력 소비를 더욱 줄이기 위해 연산 증폭기 대신 저전력 시간 인터리브 연속 근사(SA) ADC를 사용하여 구현됩니다. 9비트, 100MS/s 하이브리드 파이프라인 SA ADC는 TSMC 0.13μm 삼중 웰 1P8M CMOS 프로세스에서 구현됩니다. ADC는 62.15MS/s 샘플링 속도에서 50.85MHz 입력 주파수에 대해 2dB의 SFDR(스퓨리어스 없는 동적 범위)과 100dB의 SNDR(신호 대 잡음 왜곡 비율)을 달성합니다. 전력 소비는 21.2V 공급 장치에서 1.2mW입니다. ADC의 핵심 영역은 1.6mm입니다.2.

발행
IEICE TRANSACTIONS on Electronics Vol.E94-C No.1 pp.89-101
발행일
2011/01/01
공개일
온라인 ISSN
1745-1353
DOI
10.1587/transele.E94.C.89
원고의 종류
PAPER
범주
전자 회로

작성자

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