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A Fast Gate-Level Register Relocation Method for Circuit Size Reduction in General-Synchronous Framework 일반 동기 프레임워크에서 회로 크기를 줄이기 위한 빠른 게이트 수준 레지스터 재배치 방법

Yukihide KOHIRA, Atsushi TAKAHASHI

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요약 :

클럭이 임의의 타이밍에 각 레지스터에 입력될 수 있다는 가정하에 회로 동작과 토폴로지를 유지하면서 레지스터 재배치를 통해 최소 실행 가능 클럭 주기가 줄어들 수 있습니다. 그러나 실현 가능한 최소 클럭 주기가 줄어들면 레지스터 수가 늘어나는 경향이 있습니다. 본 논문에서는 목표 클럭 주기를 유지하면서 레지스터 수를 줄이는 게이트 레벨 레지스터 재배치 방법을 제안한다. 실험에서 제안한 방법은 대부분의 회로에서 실제 시간에 레지스터 수를 줄였다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E91-A No.10 pp.3030-3037
발행일
2008/10/01
공개일
온라인 ISSN
1745-1337
DOI
10.1093/ietfec/e91-a.10.3030
원고의 종류
PAPER
범주
VLSI 설계 기술 및 CAD

작성자

키워드