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The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
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Post-Silicon Clock-Timing Tuning Based on Statistical Estimation 통계적 추정을 기반으로 한 포스트 실리콘 클록 타이밍 튜닝

Yuko HASHIZUME, Yasuhiro TAKASHIMA, Yuichi NAKAMURA

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요약 :

딥 서브미크론 기술에서는 프로세스 변화가 VLSI 칩의 성능과 수율에 큰 영향을 미칠 수 있습니다. 이러한 변화에 대한 대책으로 포스트실리콘 튜닝이 제안되었다. 클럭 트리에 삽입된 프로그래밍 가능 지연 요소(PDE)를 통해 플립플롭(FF)의 클럭 타이밍을 조정하는 지연 시간 보정이 이 방법으로 분류됩니다. 우리는 소량의 FF의 클럭 타이밍을 측정하고 통계적 모델을 기반으로 나머지 FF의 클럭 타이밍을 추정하여 요소의 지연 값을 결정하는 새로운 왜곡 보정 방법을 제안합니다. 또한, 우리가 제안하는 방법은 재작성 제약 조건이 전체 단모듈성 조건을 만족하므로 이산 PDE 지연 값을 결정할 수 있다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E91-A No.9 pp.2322-2327
발행일
2008/09/01
공개일
온라인 ISSN
1745-1337
DOI
10.1093/ietfec/e91-a.9.2322
원고의 종류
Special Section PAPER (Special Section on Discrete Mathematics and Its Applications)
범주

작성자

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