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Dual-Loop Digital PLL Design for Adaptive Clock Recovery 적응형 클록 복구를 위한 이중 루프 디지털 PLL 설계

Tae Hun KIM, Beomsup KIM

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요약 :

디지털 데이터 전송 수신기에 사용되는 대부분의 디지털 위상 고정 루프(DPLL)는 초기에 입력 주파수와 위상을 빠르게 획득해야 하고 정상 상태에서는 상당한 지터 감소가 필요하므로 그에 따라 DPLL 루프 대역폭을 조정하는 것이 좋습니다. 본 논문에서는 각기 다른 잡음 환경과 하드웨어 요구 사항에 대해 빠른 획득과 상당한 지터 감소를 가능하게 하는 대역폭 조정(적응형) 알고리즘이 제시됩니다. RLS(Recursive Least Square) 기준을 기반으로 하는 이 알고리즘은 주어진 시간 순간에 지터 변동을 최소화하려고 시도하여 가장 빠른 초기 획득 시간을 달성하는 이중 루프 DPLL에 대한 제어 매개변수의 최적 시퀀스를 제안합니다. 이 알고리즘은 짧은 초기 프리앰블 기간이 필요한 이동 통신, 근거리 통신망 및 디스크 드라이버에서 반송파 복구 또는 클럭 복구에 사용될 수 있습니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E81-A No.12 pp.2509-2514
발행일
1998/12/25
공개일
온라인 ISSN
DOI
원고의 종류
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
범주
트랜지스터 수준의 회로 분석, 설계 및 검증

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