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The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
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Timing Verification of Sequential Logic Circuits Based on Controlled Multi-Clock Path Analysis 제어된 다중 클럭 경로 분석을 기반으로 한 순차 논리 회로의 타이밍 검증

Kazuhiro NAKAMURA, Shinji KIMURA, Kazuyoshi TAKAGI, Katsumasa WATANABE

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요약 :

본 논문에서는 민감하지만 최대 클록 주파수 결정에 영향을 미치지 않는 새로운 종류의 잘못된 경로를 소개합니다. 이러한 잘못된 경로는 대기 상태에 의해 제어되는 다중 클럭 작업에 존재하며 이러한 경로의 지연 시간은 클럭 주기보다 클 수 있습니다. 본 논문에서는 기호 상태 탐색을 기반으로 이러한 대기 중인 잘못된 경로를 탐지하는 방법을 제안합니다. 이 방법에서는 각 레지스터의 업데이트 주기를 이용하여 각 경로의 최대 허용 클럭 주기를 계산합니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E81-A No.12 pp.2515-2520
발행일
1998/12/25
공개일
온라인 ISSN
DOI
원고의 종류
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
범주
타이밍 검증 및 최적화

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