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A High-Speed, Low-Power Phase Frequency Detector and Charge-Pump Circuits for High Frequency Phase-Locked Loops 고주파 위상 고정 루프용 고속, 저전력 위상 주파수 검출기 및 차지 펌프 회로

Won-Hyo LEE, Sung-Dae LEE, Jun-Dong CHO

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요약 :

본 논문에서는 수정된 TSPC(True Single-Phase Clock) 포지티브 에지 트리거 D 플립플롭을 사용하여 설계된 고속 및 저전력 위상 주파수 검출기(PFD)를 소개합니다. 제안된 PFD는 19개의 트랜지스터만을 사용하여 간단한 구조를 갖는다. 이 PFD의 작동 범위는 추가 프리스케일러 회로를 사용하지 않고도 1.4GHz 이상입니다. 또한 PFD는 위상 특성이 0.01ns 미만의 불감대(Dead Zone)를 가지며 위상 감도 오차도 낮습니다. 위상 및 주파수 오류 검출 범위는 pt형 및 nc형 PFD의 경우처럼 제한되지 않습니다. 또한 PFD는 입력 신호의 듀티 사이클과 무관합니다. 또한 전하 증폭기를 기반으로 하는 새로운 전하 펌프 회로가 제시됩니다. 제안된 차지 펌프 회로의 대기 전류는 차지 펌프의 속도를 향상시키고 차지 펌프 PLL의 위상 잡음을 유발하는 전하 공유를 제거한다. 또한, 출력단을 업 및 다운 신호로부터 분리함으로써 클록 피드스루의 효과가 감소됩니다. 제안된 PFD 및 차지 펌프 회로를 사용하여 프로세스의 잠금을 검증하기 위해 0.8차 PLL을 기반으로 한 시뮬레이션 결과가 제공됩니다. 제안된 PFD 및 차지 펌프 회로는 5V 공급 전압을 갖춘 XNUMXμm CMOS 기술을 사용하여 설계되었습니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E82-A No.11 pp.2514-2520
발행일
1999/11/25
공개일
온라인 ISSN
DOI
원고의 종류
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
범주

작성자

키워드