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The Integrated Scheduling and Allocation of High-Level Test Synthesis 높은 수준의 테스트 종합의 통합 일정 및 할당

Tianruo YANG

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요약 :

본 논문에서는 작업 스케줄링 및 데이터 경로 할당을 위한 고급 테스트 합성 알고리즘을 제시합니다. 데이터 경로 할당은 레지스터 전송 수준의 테스트 가능성 분석을 기반으로 하는 제어 가능성 및 관찰 가능성 균형 할당 기술을 통해 달성됩니다. 반면에 스케줄링은 테스트 가능성을 향상시키기 위해 기본 스케줄링을 변경하는 변환을 다시 예약하여 수행됩니다. 스케줄링 및 할당 작업이 독립적으로 수행되는 다른 작업과 달리, 우리의 접근 방식은 스케줄링 및 할당 작업을 동시에 수행하여 통합하여 스케줄링 및 할당이 테스트 가능성에 미치는 영향을 보다 효과적으로 활용합니다. 또한 순차 루프는 설계를 테스트하기 어렵게 만드는 것으로 널리 알려져 있으므로 통합 테스트 합성 프로세스 중에 루프 생성을 방지하기 위해 레지스터 전송 수준에서 완전한(기능적 및 토폴로지) 루프 분석이 수행됩니다. 다양한 합성 벤치마크를 통해 실험 결과는 제안된 알고리즘의 장점을 명확하게 보여줍니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E82-A No.1 pp.145-158
발행일
1999/01/25
공개일
온라인 ISSN
DOI
원고의 종류
PAPER
범주
VLSI 설계 기술 및 CAD

작성자

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