검색 기능은 준비 중입니다.
검색 기능은 준비 중입니다.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

A 3 V Low Power 156/622/1244 Mbps CMOS Parallel Clock and Data Recovery Circuit for Optical Communications 광통신용 3V 저전력 156/622/1244Mbps CMOS 병렬 클록 및 데이터 복구 회로

Hae-Moon SEO, Chang-Gene WOO, Sang-Won OH, Sung-Wook JUNG, Pyung CHOI

  • 조회수

    0

  • 이것을 인용

요약 :

이 문서에서는 듀얼 차지 펌프 PLL을 기반으로 하는 새로운 병렬 클록 복구 아키텍처를 사용하여 광통신 트랜시버를 위한 3, 156 및 622Mbps 클록의 1244V 저전력 다중 속도 구현과 데이터 복구 회로(CDR)를 제시합니다. 설계된 회로는 입력 신호의 1/2 주파수인 40상 클럭 신호를 복구합니다. 일반적인 시스템에서는 입력 데이터와 복구된 클록을 비교하는 방법을 사용하는 반면, 제안 회로에서는 3/0.65비트 지연된 입력 데이터와 복구된 XNUMX상 클록 신호에 의해 생성된 직렬 데이터를 비교한다. 이 회로의 장점은 각 하위 블록이 입력 데이터 신호의 XNUMX/XNUMX 주파수를 갖기 때문에 구현이 쉽다는 것입니다. 게다가 이 회로는 입력 데이터의 XNUMX/XNUMX 주파수에서 작동하므로 기존 CMOS 복구 회로보다 전력 소모가 적습니다. 시뮬레이션 결과는 이 복구 회로가 단일 XNUMXV 공급 장치로 XNUMXmW 미만의 전력 손실로 작동할 수 있음을 보여줍니다. 모든 시뮬레이션은 HYUNDAI XNUMX µm N-Well CMOS 이중 폴리 이중 금속 기술을 기반으로 합니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E83-A No.8 pp.1720-1727
발행일
2000/08/25
공개일
온라인 ISSN
DOI
원고의 종류
PAPER
범주
일반 기본 사항 및 경계

작성자

키워드