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Hierarchical Intellectual Property Protection Using Partially-Mergeable Cores 부분적으로 병합 가능한 코어를 사용한 계층적 지적 재산권 보호

Vikram IYENGAR, Hiroshi DATE, Makoto SUGIHARA, Krishnendu CHAKRABARTY

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요약 :

부분적으로 병합 가능한 코어를 사용하여 계층적 지적 재산(IP) 보호를 위한 새로운 기술을 제시합니다. 제안된 코어 파티셔닝 기법은 핵심 IP에 대한 100% 보호를 보장하는 동시에 시스템과 병합되는 로직에 대한 테스트 생성을 단순화합니다. Critical-IP는 BIST를 사용해 테스트하기 때문에 코어 내부 회선의 제어성과 관찰성이 향상되고 테스트 적용 시간이 단축된다. ISIT-DLX 및 Picojava 프로세서 코어를 사용한 사례 연구는 우리 기술의 적용 가능성을 보여줍니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E84-A No.11 pp.2632-2638
발행일
2001/11/01
공개일
온라인 ISSN
DOI
원고의 종류
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
범주
IP 보호

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