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A Routability Driven Technology Mapping Algorithm for LUT Based FPGA Designs LUT 기반 FPGA 설계를 위한 라우팅 가능성 기반 기술 매핑 알고리즘

Chi-Chou KAO, Yen-Tai LAI

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요약 :

본 논문에서는 LUT 기반 FPGA를 위한 CAD 기술 매핑 알고리즘을 제시합니다. FPGA의 상호 연결은 제한된 라우팅 리소스로 수행되어야 하기 때문에 라우팅 가능성은 기술 매핑 알고리즘에서 가장 중요한 목표입니다. 라우팅 가능성을 최적화하기 위해 알고리즘의 목표는 상호 연결을 최소화한 설계를 생성하는 것입니다. Min-cut 알고리즘은 먼저 부울 네트워크를 나타내는 그래프를 클러스터로 분할하여 클러스터 간의 전체 상호 연결 수가 최소가 되도록 사용됩니다. 필요한 상호 연결 수를 더 줄이기 위해 클러스터는 페어링 기술을 통해 더 큰 클러스터로 병합됩니다. 이 알고리즘은 MCNC 벤치마크 회로에서 테스트되었습니다. 다른 LUT 기반 FPGA 매핑 알고리즘과 비교하여 이 알고리즘은 더 나은 라우팅 특성을 제공합니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E84-A No.11 pp.2690-2696
발행일
2001/11/01
공개일
온라인 ISSN
DOI
원고의 종류
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
범주
FPGA 합성

작성자

키워드