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VLSI Floorplanning with Boundary Constraints Using Corner Block List Representation 코너 블록 목록 표현을 사용하여 경계 제약 조건을 갖춘 VLSI 평면도 계획

Yuchun MA, Xianlong HONG, Sheqin DONG, Yici CAI, Chung-Kuan CHENG, Jun GU

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요약 :

VLSI 평면도의 경계 제약 조건은 칩 경계를 따라 배치할 블록 세트를 요구합니다. 따라서 이 블록 세트는 외부 통신을 위해 I/O 패드에 인접할 수 있습니다. 또한 이러한 블록은 내부 라우팅을 방해하지 않도록 중앙 영역에서 멀리 떨어져 있습니다. 본 논문에서는 CBL(Corner Block List) 표현을 사용하여 경계 제약 조건을 갖춘 VLSI 평면도 알고리즘을 고안했습니다. 경계 제약에 대한 CBL 표현의 필요충분조건을 식별합니다. 우리는 조건을 스캔하고 제약 조건 위반을 처벌하기 위한 페널티 함수를 공식화하기 위해 선형 시간 접근 방식을 설계합니다. 평면도를 최적화하기 위해 시뮬레이션된 어닐링 프로세스가 채택되었습니다. MCNC 벤치마크 실험에서는 유망한 결과가 나타났습니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E84-A No.11 pp.2697-2704
발행일
2001/11/01
공개일
온라인 ISSN
DOI
원고의 종류
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
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