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A Pipeline Chip for Quasi Arithmetic Coding 유사 산술 코딩을 위한 파이프라인 칩

Yair WISEMAN

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요약 :

준산술 압축 알고리즘을 위한 소프트웨어와 수축기 하드웨어 구현의 조합이 제시됩니다. 하드웨어는 파이프라인 하드웨어 구현으로 구현됩니다. 구현은 알고리즘을 변경하지 않습니다. 그냥 두 부분으로 나누었습니다. 병렬 소프트웨어와 파이프라인 하드웨어의 조합은 압축 효율성의 저하 없이 매우 빠른 압축을 제공할 수 있습니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E84-A No.4 pp.1034-1041
발행일
2001/04/01
공개일
온라인 ISSN
DOI
원고의 종류
PAPER
범주
디지털 신호 처리

작성자

키워드