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Testable Static CMOS PLA for IDDQ Testing IDDQ 테스트를 위한 테스트 가능한 정적 CMOS PLA

Masaki HASHIZUME, Hiroshi HOSHIKA, Hiroyuki YOTSUYANAGI, Takeomi TAMESADA

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요약 :

정적 CMOS PLA 회로를 위한 새로운 IDDQ 테스트 가능 설계 방법이 제안되었습니다. 이 방법을 사용하여 테스트 가능한 NOR-NOR 유형의 PLA 회로를 설계했습니다. 테스트 가능하게 설계된 PLA 회로의 NOR 평면의 모든 브리징 오류는 4세트의 테스트 입력 벡터를 사용한 IDDQ 테스트를 통해 감지할 수 있음을 보여줍니다. 테스트 입력 벡터는 PLA 회로에서 구현되는 논리 기능과 독립적입니다. PLA 회로는 테스트 시 생성되는 대기 공급 전류가 XNUMX이 되도록 이 방법을 사용하여 설계되었습니다. 따라서 테스트 가능한 설계 방법을 사용하여 PLA 회로에 대한 높은 해상도의 IDDQ 테스트를 얻을 수 있습니다. 이 테스트 가능한 설계 방법을 사용하여 설계된 PLA 회로의 IDDQ 테스트 결과는 예상 출력이 회로에서 생성될 수 있다는 것이 아니라 회로가 NOR 평면에서 브리징 결함 없이 제조된다는 것을 확인합니다. 최첨단 IC 제조에서는 브리징 결함이 자주 발생하기 때문에 테스트 가능한 설계는 신뢰성이 높은 로직 시스템을 구현하는 데 필수적입니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E84-A No.6 pp.1488-1495
발행일
2001/06/01
공개일
온라인 ISSN
DOI
원고의 종류
Special Section PAPER (Special Section on Papers Selected from 2000 International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2000))
범주

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