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The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
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Design of FIR Digital Filters with CSD Coefficients Having Power-of-Two DC Gain and Their FPGA Implementation for Minimum Critical Path 2의 거듭제곱 DC 이득을 갖는 CSD 계수를 갖춘 FIR 디지털 필터 설계 및 최소 임계 경로를 위한 FPGA 구현

Mitsuru YAMADA, Akinori NISHIHARA

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요약 :

CSD(Canonic Signed Digit) 코드로 표현되는 계수를 갖는 저복잡도 선형 위상 FIR 디지털 필터에 대해 2의 거듭제곱 DC 이득을 적용하는 설계 방법이 제안됩니다. 출력 신호 레벨은 입력 신호 레벨로 쉽게 보상될 수 있으므로 많은 단계를 계단식으로 연결해도 고정밀 측정 시스템 등에서 유해한 게인 오류가 발생하지 않습니다. 설계는 크기 응답 제약 조건이 있는 최적화 문제로 공식화되었습니다. CSD 코드에 대해 수정된 정수 선형 계획법은 분기 및 경계 방법으로 해결됩니다. 설계 예에서는 기존 CSD 필터와 비교하여 획득된 필터의 효율성을 보여줍니다. 또한, FPGA(Field Programmable Gate Array)에 필터를 구현하는 영역에 대한 평가 방법을 제안한다. 구현 예에서는 다이 면적을 약간만 늘려도 최소 임계 경로를 얻을 수 있음을 보여줍니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E84-A No.8 pp.1997-2003
발행일
2001/08/01
공개일
온라인 ISSN
DOI
원고의 종류
PAPER
범주
디지털 신호 처리

작성자

키워드