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The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
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Modular Synthesis of Timed Circuits Using Partial Order Reduction 부분 순서 감소를 사용한 시간 제한 회로의 모듈식 합성

Tomohiro YONEDA, Eric MERCER, Chris MYERS

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요약 :

본 논문에서는 부분 순서 감소를 통해 극적으로 가속화되는 시간 제한 회로용 모듈식 합성 알고리즘을 개발합니다. 이 알고리즘은 계층적 설계의 각 모듈을 개별적으로 합성합니다. 동시에 활성화된 전환의 단일 인터리빙을 고려하여 다른 모듈에 대해 탐색되는 상태 공간을 줄이기 위해 부분 순서 감소를 활용합니다. 이 접근법은 상태 폭발 문제를 더 잘 관리하여 합성 시간을 2배 이상 단축시킵니다. 향상된 합성 시간으로 인해 이전에 가능했던 것보다 더 큰 종류의 시간 제한 회로 합성이 가능해졌습니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E85-A No.12 pp.2684-2692
발행일
2002/12/01
공개일
온라인 ISSN
DOI
원고의 종류
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
범주
논리합성

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