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ILP Based Approaches for Optimizing Early Decompute in Two Level Adiabatic Logic Circuits 2레벨 단열 논리 회로의 조기 디컴퓨팅을 최적화하기 위한 ILP 기반 접근 방식

Yuya USHIODA, Mineo KANEKO

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요약 :

단열 논리 회로는 저전력 회로 설계를 위한 가장 매력적인 솔루션 중 하나로 간주됩니다. 본 연구는 많은 점근단열 또는 준단열 논리군 중에서 상대적으로 단순한 구조와 우수한 저전력 성능을 자랑하지만 많은 문제점을 안고 있는 2LAL(Two-level Adiabatic Logic) 회로의 설계를 최적화하는 데 전념하고 있습니다. "역계산"을 위한 타이밍 버퍼. 우리의 초점은 완전히 파이프라인된 2LAL을 위한 "초기 계산 해제" 기술에 있으며, 조기 계산 해제 최적화를 통해 하드웨어 비용을 최소화하기 위한 두 가지 ILP 접근 방식을 제안합니다. 첫 번째 접근 방식에서는 문제가 일종의 스케줄링 문제로 공식화되는 반면, 노드 선택 문제(안정적인 집합 문제)로 다시 공식화됩니다. 제안된 방법의 성능은 ISCAS-85의 여러 벤치마크 회로를 사용하여 평가되었으며, 기존 방법에 비해 최대 70%의 하드웨어 감소가 관찰되었다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E107-A No.3 pp.600-609
발행일
2024/03/01
공개일
2023/09/04
온라인 ISSN
1745-1337
DOI
10.1587/transfun.2023VLP0020
원고의 종류
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
범주
VLSI 설계 기술 및 CAD

작성자

Yuya USHIODA
  Japan Advanced Institute of Science and Technology (JAIST)
Mineo KANEKO
  Japan Advanced Institute of Science and Technology (JAIST)

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