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Hardware Architecture for High-Speed Object Detection Using Decision Tree Ensemble 의사결정 트리 앙상블을 사용한 고속 객체 감지를 위한 하드웨어 아키텍처

Koichi MITSUNARI, Jaehoon YU, Takao ONOYE, Masanori HASHIMOTO

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요약 :

임베디드 시스템의 시각적 개체 감지에는 전력 소비, 처리 성능 및 감지 정확도 간의 균형이 존재하는 다중 목표 최적화 문제가 포함됩니다. 높은 처리 성능과 낮은 전력 소비를 갖춘 새로운 Pareto 솔루션을 위해 본 논문에서는 다중 채널 기능을 사용하는 의사결정 트리 앙상블을 위한 하드웨어 아키텍처를 제안합니다. 효율적인 검출을 위해 제안된 아키텍처는 이미지 공간의 병렬성 외에도 특징 채널의 차원성을 활용하고 충돌 없이 임의 메모리 액세스를 달성하기 위해 작업 스케줄링을 채택합니다. 평가 결과에 따르면 보행자 감지 기능을 통합한 제안된 아키텍처를 FPGA로 구현하면 상대적으로 적은 양의 리소스가 필요하면서도 229MHz 작동 주파수에서 초당 100억 350만 샘플을 처리할 수 있는 것으로 나타났습니다. 결과적으로 제안된 아키텍처는 1080P Full HD 이미지에 대해 XNUMXfps 처리 성능을 달성하고 임베디드 시스템용으로 개발된 기존 객체 감지 하드웨어 아키텍처보다 성능이 뛰어납니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E101-A No.9 pp.1298-1307
발행일
2018/09/01
공개일
온라인 ISSN
1745-1337
DOI
10.1587/transfun.E101.A.1298
원고의 종류
Special Section PAPER (Special Section on Intelligent Transport Systems)
범주

작성자

Koichi MITSUNARI
  Osaka University
Jaehoon YU
  Osaka University
Takao ONOYE
  Osaka University
Masanori HASHIMOTO
  Osaka University

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