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Layout-Aware Fast Bridge/Open Test Generation by 2-Step Pattern Reordering 2단계 패턴 재정렬을 통한 레이아웃 인식 고속 브리지/개방 테스트 생성

Masayuki ARAI, Shingo INUYAMA, Kazuhiko IWASAKI

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요약 :

반도체 소자 제조 기술이 집적도가 높아지고 형상 크기가 작아짐에 따라 설계 단계에서 추정된 결함 수준과 제조된 소자에 대해 보고된 결함 수준 간의 격차가 더 넓어지고 테스트 비용과 부품 제조 비용을 포함한 전체 제조 비용을 통제하기가 더욱 어려워졌습니다. 현장실패. 결함 발생 확률을 고려하여 보다 정확한 결함 커버리지를 추정하기 위해, 각 결함에 해당하는 임계 영역을 기반으로 가중 결함 커버리지 추정을 제안했습니다. 이전에는 다양한 결함 모델이 별도로 처리되었습니다. 따라서 패턴 압축 효율성과 런타임이 최적화되지 않았습니다. 본 연구에서는 가중치 브리지와 개방형 결함 커버리지를 통합적으로 고려한 빠른 테스트 패턴 생성 기법을 제안한다. 제안 기법은 2단계 테스트 패턴 생성을 적용하는데, 두 번째 단계에서 생성된 교량 결함만을 대상으로 하는 테스트 패턴은 고정된 크기의 검색 창으로 재정렬되어 다음을 달성합니다. O(n) 계산 복잡성. 실험 결과는 초기 목표 결함 크기의 10%와 고정된 작은 창 크기를 사용하여 제안된 방식이 단순한 그리디 기반 재정렬과 비교할 때 약 100%의 패턴 수 증가 대신 약 5배의 런타임 단축을 달성한다는 것을 나타냅니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E101-A No.12 pp.2262-2270
발행일
2018/12/01
공개일
온라인 ISSN
1745-1337
DOI
10.1587/transfun.E101.A.2262
원고의 종류
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
범주

작성자

Masayuki ARAI
  Nihon University
Shingo INUYAMA
  Tokyo Metropolitan University
Kazuhiko IWASAKI
  Tokyo Metropolitan University

키워드