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Interconnect-Aware Pipeline Synthesis for Array-Based Architectures 어레이 기반 아키텍처를 위한 상호 연결 인식 파이프라인 합성

Shanghua GAO, Hiroaki YOSHIDA, Kenshu SETO, Satoshi KOMATSU, Masahiro FUJITA

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요약 :

Deep-submicron 시대에 인터커넥트 지연은 VLSI 설계의 성능에 영향을 미칠 수 있는 가장 중요한 요소 중 하나가 되고 있습니다. 고급 합성에 대한 많은 최첨단 연구에서는 상호 연결 지연의 영향을 고려하려고 합니다. 이러한 연구는 실제로 상호 연결 지연을 무시하는 기존 연구에 비해 더 나은 성능을 달성합니다. 그러나 애플리케이션에 대규모 루프가 포함된 경우 병렬성을 활용하여 성능을 향상시킬 수 있는 여지는 여전히 많습니다. 본 논문에서는 높은 수준의 합성 품질을 향상시키기 위해 파이프라이닝 기술을 활용하고 상호 연결 지연을 함께 고려하는 방법을 처음으로 제안합니다. 제안된 방법은 다음과 같은 두 가지 특징을 가지고 있습니다. 1) 상호 연결 지연에 대한 고려를 계산 지연과 분리하고 동시에 데이터 전송과 계산을 허용합니다. 2) 모든 반복이 동일한 일정을 가지며 주기적으로 시작된다는 점에서 모듈로 스케줄링 프레임워크에 속합니다. 우리는 두 가지 다른 관점에서 우리의 방법을 평가합니다. 첫째, 우리는 우리의 방법을 파이프라이닝 기술을 활용하지 않는 기존의 상호 연결 인식 고수준 합성과 비교했으며, 실험 결과는 우리의 방법이 평균 약 3.4배의 성능 향상을 얻을 수 있음을 보여줍니다. 둘째, 우리의 방법을 인터커넥트 지연을 고려하지 않는 기존 파이프라인 합성과 비교한 결과, 우리의 방법은 평균 약 1.5배의 성능 향상을 얻을 수 있음을 보여줍니다. 또한 우리는 제안된 아키텍처를 평가했으며 실험 결과는 [1]의 기존 아키텍처보다 우수하다는 것을 보여줍니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E92-A No.6 pp.1464-1475
발행일
2009/06/01
공개일
온라인 ISSN
1745-1337
DOI
10.1587/transfun.E92.A.1464
원고의 종류
PAPER
범주
VLSI 설계 기술 및 CAD

작성자

키워드