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Intra-Die Spatial Correlation Extraction with Maximum Likelihood Estimation Method for Multiple Test Chips 다중 테스트 칩에 대한 최대 우도 추정 방법을 사용한 다이 내 공간 상관 관계 추출

Qiang FU, Wai-Shing LUK, Jun TAO, Xuan ZENG, Wei CAI

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요약 :

본 논문에서는 MLEMTC(Maximum Likelihood Estimation for Multiple Test Chips)라고 불리는 새로운 인트라 다이 공간 상관 추출 방법을 제시한다. MLEMTC 방법에서는 모든 테스트 칩에 대한 개별 우도 함수 집합을 곱하여 결합 우도 함수를 공식화합니다. 이 결합 우도 함수는 통계 회로 분석 및 설계에 사용될 수 있는 단일 공간 상관 함수의 고유한 매개변수 값 그룹을 추출하기 위해 최대화됩니다. 또한 측정 데이터에 포함된 순전히 무작위 성분과 측정 오류를 처리하기 위해 백색 잡음의 상관 관계와 결합된 공간 상관 함수를 추출에 사용하므로 추출 결과의 정확도가 크게 향상됩니다. 또한, 우도 함수 내에서 양의 정부호 행렬의 로그 행렬식을 계산하기 위해 LU 분해 기반 기술이 개발되어 직접 계산에서 발생하는 수치적 안정성 문제를 해결합니다. 실험 결과는 제안된 방법이 효율적이고 실용적이라는 것을 보여주었다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E92-A No.12 pp.3007-3015
발행일
2009/12/01
공개일
온라인 ISSN
1745-1337
DOI
10.1587/transfun.E92.A.3007
원고의 종류
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
범주
장치 및 회로 모델링 및 분석

작성자

키워드