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Addressing Defect Coverage through Generating Test Vectors for Transistor Defects 트랜지스터 결함에 대한 테스트 벡터 생성을 통한 결함 범위 해결

Yoshinobu HIGAMI, Kewal K. SALUJA, Hiroshi TAKAHASHI, Shin-ya KOBAYASHI, Yuzo TAKAMATSU

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요약 :

단락 및 개방은 초대형 집적 회로에서 발생할 가능성이 가장 높은 두 가지 주요 결함입니다. 최신 집적 회로 장치에서는 이러한 결함을 게이트 수준뿐만 아니라 트랜지스터 수준에서도 고려해야 합니다. 본 논문에서는 트랜지스터 단락(tr-shorts)과 트랜지스터 개방(tr-opens)을 모두 대상으로 하는 테스트 벡터를 생성하는 방법을 제안합니다. tr-open을 감지하려면 두 개의 연속적인 테스트 벡터를 적용해야 하므로 LOC(Launch on Capture) 테스트 적용 메커니즘을 가정합니다. 이를 통해 지연 유형 결함을 감지할 수 있습니다. 또한 제안된 방법은 기존의 정체된 테스트 생성 도구를 사용하므로 설계 및 개발 흐름을 변경할 필요가 없으며 새로운 도구를 개발할 필요도 없습니다. 벤치마크 회로에 대한 실험 결과는 테스트 세트 크기가 여전히 적당한 수준인 동안 100% 오류 효율성을 제공함으로써 제안된 방법의 효율성을 보여줍니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E92-A No.12 pp.3128-3135
발행일
2009/12/01
공개일
온라인 ISSN
1745-1337
DOI
10.1587/transfun.E92.A.3128
원고의 종류
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
범주
논리 합성, 테스트 및 검증

작성자

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