검색 기능은 준비 중입니다.
검색 기능은 준비 중입니다.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

Efficient Cut Enumeration Heuristics for Depth-Optimum Technology Mapping for LUT-Based FPGAs LUT 기반 FPGA에 대한 최적의 깊이 기술 매핑을 위한 효율적인 컷 열거 휴리스틱

Taiga TAKATA, Yusuke MATSUNAGA

  • 조회수

    0

  • 이것을 인용

요약 :

LUT 기반 FPGA의 최신 기술 매퍼는 컷 열거를 사용합니다. 좋은 네트워크를 찾기 위해서는 많은 컷이 필요한 경우가 많지만, 크기가 큰 컷을 모두 열거하려면 런타임이 많이 소모됩니다. 기존 알고리즘은 각 노드에 대한 패닌 컷의 데카르트 곱을 계산하는 상향식 병합을 사용합니다. 컷 수는 대부분의 경우 데카르트 곱의 크기보다 훨씬 작습니다. 따라서 기존 알고리즘은 비효율적입니다. 게다가 컷의 크기에 따라 컷 수가 기하급수적으로 증가하므로 실행 시간이 훨씬 길어집니다. 전체 컷이 아닌 부분 컷을 열거하는 여러 알고리즘이 제시되었지만 네트워크 품질을 방해하는 경향이 있습니다. 이 문서에서는 컷을 열거하는 두 가지 알고리즘을 제시합니다. 철저한 열거와 부분 열거. 둘 다 상향식 병합을 사용하지 않기 때문에 효율적입니다. 부분 열거는 최소 깊이 네트워크를 구성할 수 있도록 보장하면서 열거된 컷 수를 줄입니다. 실험 결과는 철저한 열거가 기존 상향식 알고리즘보다 약 5배, 13배 빠르게 실행되는 것을 보여줍니다. K=8, 9이며 동일한 결과를 유지합니다. 반면 부분 열거형은 기존 알고리즘보다 약 9배, 29배 빠르게 실행됩니다. K = 각각 8, 9. 부분 열거에 의해 열거된 컷 세트에 의해 도출된 네트워크의 평균 면적은 모든 컷을 사용하여 도출된 것보다 단지 4% 더 크고 깊이는 동일합니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E92-A No.12 pp.3268-3275
발행일
2009/12/01
공개일
온라인 ISSN
1745-1337
DOI
10.1587/transfun.E92.A.3268
원고의 종류
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
범주
임베디드, 실시간 및 재구성 가능 시스템

작성자

키워드