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A Hierarchical Criticality-Aware Architectural Synthesis Framework for Multicycle Communication 다중 주기 통신을 위한 계층적 중요도 인식 아키텍처 합성 프레임워크

Chia-I CHEN, Juinn-Dar HUANG

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요약 :

딥 서브미크론 시대에는 와이어 지연이 더 이상 무시할 수 없으며 시스템 성능의 지배적인 요소가 되고 있습니다. 증가하는 와이어 지연에 대처하기 위해 온칩 다중 사이클 통신을 활성화함으로써 분산 레지스터 아키텍처에 대한 여러 가지 최첨단 아키텍처 합성 흐름이 제안되었습니다. 이 기사에서는 일반 분산 레지스터 아키텍처를 대상으로 하는 새로운 성능 중심 임계성 인식 합성 프레임워크 CriAS를 제시합니다. 높은 시스템 성능을 달성하기 위해 CriAS는 성능이 중요한 글로벌 데이터 전송 횟수를 최소화하기 위한 계층적 바인딩 후 배치 기능을 제공합니다. 핵심 아이디어는 자세한 물리적 배치 정보가 제공되기 전 초기 바인딩 단계에서 시간 중요성을 주요 관심사로 삼고, 이후 배치 단계에서 밀접하게 관련된 중요 구성 요소의 위치를 ​​보존하는 것입니다. 실험 결과는 CriAS가 이전 기술에 비해 런타임 오버헤드 없이 평균 14.26%의 전체 성능 향상을 달성할 수 있음을 보여줍니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E93-A No.7 pp.1300-1308
발행일
2010/07/01
공개일
온라인 ISSN
1745-1337
DOI
10.1587/transfun.E93.A.1300
원고의 종류
PAPER
범주
VLSI 설계 기술 및 CAD

작성자

키워드