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Combined Use of Rising and Falling Edge Triggered Clocks for Peak Current Reduction in IP-Based SoC/NoC Designs IP 기반 SoC/NoC 설계에서 피크 전류 감소를 위한 상승 및 하강 에지 트리거 클록의 결합 사용

Tsung-Yi WU, Tzi-Wei KAO, How-Rern LIN

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요약 :

일반적인 SoC(System-on-Chip) 설계에서는 많은 수의 트랜지스터의 총 스위칭으로 인해 활성 클록 에지 근처에서 거대한 피크 전류가 발생하는 경우가 많습니다. SoC 설계에서 순수 상승(하강) 트리거링 에지 중 하나가 아닌 혼합 상승 및 하강 트리거링 에지의 클록 방식을 사용할 수 있는 경우 총 스위칭 트랜지스터의 수를 줄일 수 있습니다. 본 논문에서는 주어진 IP 기반 SoC/NoC(Network-on-NoC)의 각 IP 코어의 각 클럭에 상승 트리거링 에지 또는 하강 트리거링 에지를 할당할 수 있는 클럭 트리거링 에지 할당 기법과 알고리즘을 제안한다. 칩) 디자인. 알고리즘의 목표는 설계의 피크 전류를 줄이는 것입니다. 제안한 기법은 소프트웨어 시스템으로 구현되었다. 시스템은 LP 기술을 사용하여 몇 초 내에 최적 또는 차선 솔루션을 찾을 수 있습니다. 시스템은 또한 ILP 기법을 사용하여 최적의 솔루션을 찾을 수 있지만 ILP 기법은 복잡한 설계를 해결하는 데 사용하기에 적합하지 않습니다. 실험 결과에 따르면 당사의 알고리즘은 피크 전류를 최대 56.3%까지 줄일 수 있습니다.

발행
IEICE TRANSACTIONS on Fundamentals Vol.E93-A No.12 pp.2581-2589
발행일
2010/12/01
공개일
온라인 ISSN
1745-1337
DOI
10.1587/transfun.E93.A.2581
원고의 종류
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
범주
높은 수준의 합성 및 시스템 수준 설계

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