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NoC-Compatible Wrapper Design and Optimization under Channel-Bandwidth and Test-Time Constraints 채널 대역폭 및 테스트 시간 제약 조건 하에서 NoC 호환 래퍼 설계 및 최적화

Fawnizu Azmadi HUSSIN, Tomokazu YONEDA, Hideo FUJIWARA

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요약 :

IEEE 1500 표준 래퍼에서는 제어 가능성과 관찰 가능성을 위해 입력 및 출력이 칩의 기본 입력 및 출력에 직접 인터페이스되어야 합니다. 이는 일반적으로 래퍼와 기본 입력 및 출력 사이에 전용 TAM(테스트 액세스 메커니즘)을 제공하여 달성됩니다. 그러나 전용 TAM 대신 내장된 NoC(Network-on-Chip) 상호 연결을 재사용하는 경우 NoC의 패킷 기반 전송 메커니즘 및 기타 기능 요구 사항으로 인해 표준 래퍼를 그대로 사용할 수 없습니다. 본 논문에서는 1500 래퍼의 이러한 한계를 극복하는 두 가지 NoC 호환 래퍼에 대해 설명합니다. 래퍼(유형 1 및 유형 2)는 서로를 보완하여 NoC 대역폭 활용을 최적화하는 동시에 영역 오버헤드를 최소화합니다. 유형 2 래퍼는 더 넓은 영역 오버헤드를 사용하여 대역폭 효율성을 높이는 반면, 유형 1은 복잡하고 비용이 많이 드는 래퍼가 필요하지 않은 일부 특수 구성을 활용합니다. 두 개의 래퍼 최적화 알고리즘이 채널 대역폭 및 테스트 시간 제약 하에서 두 래퍼 디자인 모두에 적용되므로 기존의 전용 TAM 접근 방식에 비해 테스트 적용 시간이 거의 또는 전혀 증가하지 않습니다.

발행
IEICE TRANSACTIONS on Information Vol.E91-D No.7 pp.2008-2017
발행일
2008/07/01
공개일
온라인 ISSN
1745-1361
DOI
10.1093/ietisy/e91-d.7.2008
원고의 종류
PAPER
범주
신뢰할 수 있는 컴퓨팅

작성자

키워드