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A Design for Testability of Open Defects at Interconnects in 3D Stacked ICs 3D 적층 IC 인터커넥트의 개방 결함 테스트 가능성을 위한 설계

Fara ASHIKIN, Masaki HASHIZUME, Hiroyuki YOTSUYANAGI, Shyue-Kung LU, Zvi ROTH

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요약 :

3차원 적층형 IC의 다이와 입출력 핀 간의 배선에서 발생하는 개방형 결함을 검출하기 위한 테스트 가능성을 위한 설계 방법과 전기적 배선 테스트 방법이 제안된다. 설계 방법의 일부로 nMOS와 다이오드가 각 입력 상호 연결에 추가됩니다. 테스트 방법은 테스트할 상호 연결을 통해 흐르는 대기 전류를 측정하는 것을 기반으로 합니다. 테스트 가능성은 SPICE 시뮬레이션과 실험을 통해 검사됩니다. 테스트 방법을 통해 1MHz의 실험 테스트 속도에서 새로 설계된 다이의 상호 연결에서 발생하는 개방형 결함을 감지할 수 있었습니다. 시뮬레이션 결과, 279psec의 추가 지연을 발생시키는 개방형 결함은 논리적 오류를 생성하지 않는 개방형 결함 외에 200MHz의 테스트 속도에서 테스트 방법으로 검출할 수 있는 것으로 나타났습니다.

발행
IEICE TRANSACTIONS on Information Vol.E101-D No.8 pp.2053-2063
발행일
2018/08/01
공개일
2018/05/09
온라인 ISSN
1745-1361
DOI
10.1587/transinf.2018EDP7093
원고의 종류
PAPER
범주
신뢰할 수 있는 컴퓨팅

작성자

Fara ASHIKIN
  Tokushima University,Universiti Teknikal Malaysia Melaka
Masaki HASHIZUME
  Tokushima University
Hiroyuki YOTSUYANAGI
  Tokushima University
Shyue-Kung LU
  National Taiwan University of Science and Technology
Zvi ROTH
  Florida Atlantic University

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