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RVCoreP: An Optimized RISC-V Soft Processor of Five-Stage Pipelining RVCoreP: XNUMX단계 파이프라이닝의 최적화된 RISC-V 소프트 프로세서

Hiromu MIYAZAKI, Takuto KANAMORI, Md Ashraful ISLAM, Kenji KISE

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요약 :

RISC-V는 2010년부터 개발된 RISC 기반 개방형 로열티 프리 명령어 세트 아키텍처로, FPGA의 비용 효율적인 소프트 프로세서에 사용할 수 있습니다. RISC-V의 기본 32비트 정수 명령어 세트는 RV32I로 정의되며 이는 운영 체제 환경을 지원하기에 충분하고 임베디드 시스템에 적합합니다. 본 논문에서는 32단계 파이프라이닝을 적용한 최적화된 RV7I 소프트 프로세서인 RVCoreP를 제안한다. 작동 주파수를 향상시키기 위해 세 가지 효과적인 방법이 프로세서에 적용됩니다. 이러한 방법에는 명령어 가져오기 단위 최적화, ALU 최적화 및 데이터 메모리 최적화가 있습니다. Verilog HDL에서 RVCoreP를 구현하고 Verilog 시뮬레이션과 실제 Xilinx Atrix-30.0 FPGA 보드를 사용하여 동작을 검증합니다. IPC(사이클당 명령), 작동 빈도, 하드웨어 리소스 활용도 및 프로세서 성능을 평가합니다. 평가 결과, RVCoreP는 일부 관련 연구에서 선정된 고성능 오픈소스 RV32I 프로세서인 VexRiscv에 비해 XNUMX%의 성능 향상을 달성한 것으로 나타났다.

발행
IEICE TRANSACTIONS on Information Vol.E103-D No.12 pp.2494-2503
발행일
2020/12/01
공개일
2020/09/07
온라인 ISSN
1745-1361
DOI
10.1587/transinf.2020PAP0015
원고의 종류
Special Section PAPER (Special Section on Parallel, Distributed, and Reconfigurable Computing, and Networking)
범주
컴퓨터 시스템

작성자

Hiromu MIYAZAKI
  Tokyo Institute of Technology
Takuto KANAMORI
  Tokyo Institute of Technology
Md Ashraful ISLAM
  Tokyo Institute of Technology
Kenji KISE
  Tokyo Institute of Technology

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