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A Method of Path Mapping from RTL to Gate Level and Its Application to False Path Identification RTL에서 게이트 레벨까지의 경로 매핑 방법과 이를 잘못된 경로 식별에 적용하는 방법

Hiroshi IWATA, Satoshi OHTAKE, Hideo FUJIWARA

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요약 :

회로의 잘못된 경로에 대한 정보는 설계 및 테스트에 유용합니다. 이 정보를 활용하면 회로 면적을 줄이고 회로의 논리 합성, 테스트 생성 및 테스트 적용에 필요한 시간을 줄일 수 있을 뿐만 아니라 과잉 테스트를 완화하는 데에도 기여할 수 있습니다. 게이트 수준에서 잘못된 경로를 식별하는 것은 어렵기 때문에 상위 수준 설계 정보를 사용하는 여러 가지 방법이 제안되었습니다. 이러한 방법은 RTL(레지스터 전송 수준)과 게이트 수준의 경로 간 대응이 설정될 수 있는 경우에만 효과적입니다. 지금까지는 논리 합성에 제한을 두는 것이 일치성을 확립하는 유일한 방법이었습니다. 그러나 산업 디자인에는 실용적이지 않습니다. 본 논문에서는 이러한 특정 논리 합성 없이 RTL 거짓 경로를 해당 게이트 레벨 경로에 매핑하는 방법을 제안합니다. 해당 게이트 수준 경로가 거짓임을 보장합니다. 실험 결과는 우리의 경로 매핑 방법이 RTL 잘못된 경로와 많은 게이트 수준 잘못된 경로의 대응을 설정할 수 있음을 보여줍니다.

발행
IEICE TRANSACTIONS on Information Vol.E93-D No.7 pp.1857-1865
발행일
2010/07/01
공개일
온라인 ISSN
1745-1361
DOI
10.1587/transinf.E93.D.1857
원고의 종류
PAPER
범주
정보 네트워크

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